Technické Dokumenty
Špecifikácie
Brand
STMicroelectronicsTyp produktu
Microprocessor
Řada
STM32MP23xA/D
Jádro zařízení
ARM Cortex A35, ARM Cortex M33
Šířka datové sběrnice
16bit
Architektura založená na instrukcích
64 bitů, ARM V8-M, ARM Cortex
Maximální frekvence hodin
1.5GHz
Typ rozhraní
SPI, USART, UART, SAI, SPDIF, USB, SDM, I2C, FMC, MIPI-DSI, LVDS, CAN, DDR4, LPDDR4, DDR3L, Ethernet
Minimální napájecí napětí
1.71V
Typ balení
TFBGA361
Maximální napájecí napětí
3.6V
Počet kolíků
361
Normy/schválení
JEDEC
Počet žil
2
Automobilový standard
No
Krajina pôvodu
Taiwan, Province Of China
Podrobnosti o výrobku
The STMicroelectronics MPU with Arm Cortex-A35 devices are based on the high-performance single or dual-core Arm Cortex-A35 64-bit RISC core operating at up to 1.5 GHz. The Cortex‑A35 processor includes a 32-Kbyte L1 instruction cache for each CPU, a 32-Kbyte L1 data cache for each CPU, and a 512-Kbyte L2 cache. The Cortex‑A35 processor uses a highly efficient 8 stage in-order pipeline that has been extensively optimized to provide full Armv8-A features while maximizing area and power efficiency.
Informácie o zásobách sú dočasne nedostupné.
P.O.A.
1
P.O.A.
Informácie o zásobách sú dočasne nedostupné.
1
Technické Dokumenty
Špecifikácie
Brand
STMicroelectronicsTyp produktu
Microprocessor
Řada
STM32MP23xA/D
Jádro zařízení
ARM Cortex A35, ARM Cortex M33
Šířka datové sběrnice
16bit
Architektura založená na instrukcích
64 bitů, ARM V8-M, ARM Cortex
Maximální frekvence hodin
1.5GHz
Typ rozhraní
SPI, USART, UART, SAI, SPDIF, USB, SDM, I2C, FMC, MIPI-DSI, LVDS, CAN, DDR4, LPDDR4, DDR3L, Ethernet
Minimální napájecí napětí
1.71V
Typ balení
TFBGA361
Maximální napájecí napětí
3.6V
Počet kolíků
361
Normy/schválení
JEDEC
Počet žil
2
Automobilový standard
No
Krajina pôvodu
Taiwan, Province Of China
Podrobnosti o výrobku
The STMicroelectronics MPU with Arm Cortex-A35 devices are based on the high-performance single or dual-core Arm Cortex-A35 64-bit RISC core operating at up to 1.5 GHz. The Cortex‑A35 processor includes a 32-Kbyte L1 instruction cache for each CPU, a 32-Kbyte L1 data cache for each CPU, and a 512-Kbyte L2 cache. The Cortex‑A35 processor uses a highly efficient 8 stage in-order pipeline that has been extensively optimized to provide full Armv8-A features while maximizing area and power efficiency.